网站蓝色导航栏代码,网站建设方案模板,做网站赚几百万,优秀服装网站设计文章目录1 主存简单模型及寻址的概念1.1 主存储器1.1.1 存储器芯片的基本结构1.1.2 寻址2 半导体存储器2.1 半导体随机存取存储器2.1.1 DRAM的刷新2.1.2 SRAM的读周期2.1.3 SRAM的写周期2.1.4 RAM-易失性存储器2.2 ROM2.2.1 ROM分类2.2.2 半导体随机存储器小结3 存储器分类3.1 …
文章目录1 主存简单模型及寻址的概念1.1 主存储器1.1.1 存储器芯片的基本结构1.1.2 寻址2 半导体存储器2.1 半导体随机存取存储器2.1.1 DRAM的刷新2.1.2 SRAM的读周期2.1.3 SRAM的写周期2.1.4 RAM-易失性存储器2.2 ROM2.2.1 ROM分类2.2.2 半导体随机存储器小结3 存储器分类3.1 存储器的性能指标3.2 存储器的层次化结构3.3 存储器概念小结4 主存与CPU的连接4.1 主存容量扩展-位扩展4.2 主存容量扩展-字扩展4.3 主存容量扩展-字位同时扩展4.4 字位扩展实例5 双口RAM多模块存储器5.1 双端口RAM5.2 多模块存储器5.2.1 单体多字存储器和多体并行存储器5.2.2 多体并行存储器工作模式5.2.3 流水线存储系统总述
1 主存简单模型及寻址的概念
1.1 主存储器 存储体负责存储具体的二进制位 地址寄存器接收外部功能部件传到存储器的地址 数据寄存器暂存要传出去或传进来的数据信号 存储体、地址寄存器、数据寄存器在一个时序控制逻辑的控制下协调工作 1.1.1 存储器芯片的基本结构 存储矩阵由大量相同的位存储单元阵列构成。译码驱动将来自地址总线的地址信号翻译成对应存储单元的选通信号该信号在读写电路的配合下完成对被选中单元的读/写操作。读写电路包括读出放大器和写入电路用来完成读/写操作。读/写控制线决定芯片进行读/写操作。片选线确定哪个存储芯片被选中。可用于容量扩充。地址线是单向输入的其位数与存储字的个数有关。数据线是双向的其位数与读出或写入的数据位数有关。数据线数和地址线数共同反映存储芯片容量的大小。 如地址线10根数据线8根则芯片容量210×88K位。 n位地址一2n个存储单元总容量存储单元个数×存储字长 23×8bit23×1Byte8B 8×8位的存储芯片 常见的描述 8K×8位即213×8 bit 8 KB 地址线13根数据线8根 8K×1位即213×1 bit 8 Kb1 KB 64K×16位即216×16 bit 1.1.2 寻址 2 半导体存储器
2.1 半导体随机存取存储器 2.1.1 DRAM的刷新
多久需要刷新一次刷新周期一般为2ms每次刷新多少存储单元以行为单位每次刷新一行存储单元 ——为什么要用行列地址减少选通线的数量 行列地址行地址决定存储单元在哪一行列地址决定存储单元在那一列行列交叉即可得存储单元位置 地址0000,0000 对应行地址0000列地址0000选中0,0号存储单元8位二进制行4位列4位 如何刷新有硬件支持读出一行的信息后重新写入占用1个读/写周期在什么时刻刷新 假设DRAM内部结构排列成128×128的形式读/写周期存储周期0.5us 2ms共2ms/0.5us4000个周期 2.1.2 SRAM的读周期 2.1.3 SRAM的写周期 2.1.4 RAM-易失性存储器 2.2 ROM 用RAM做主存一旦断电内容全部丢失ROM掉电之后内容不会丢失而且ROM可以直接跟CPU通信 用ROM存储一些开机之后必要的信息而更详细的、正在运行的程序的数据放在RAM中 2.2.1 ROM分类 2.2.2 半导体随机存储器小结 3 存储器分类 按特点和使用方法的不同可以分为以下几类
3.1 存储器的性能指标
存储容量存储字数×字长如1M×8位。 存放的二进制位数或字字节数单位成本每位价格总成本/总容量。存储速度数据传输率数据的宽度/存储周期。 存取时间Ta存取时间是指从启动一次存储器操作到完成该操作所经历的时间分为读出时间和写入时间。存取周期Tm存取周期又称为读写周期或访问周期。它是指存储器进行一次完整的读写操作所需的全部时间即连续两次独立地访问存储器操作读或写操作之间所需的最小时间间隔。主存带宽Bm主存带宽又称数据传输率表示每秒从主存进出信息的最大数量单位为字/秒、字节/秒B/s或位/秒b/s。 3.2 存储器的层次化结构 3.3 存储器概念小结 4 主存与CPU的连接
4.1 主存容量扩展-位扩展 CPU数据线数与存储芯片的数据位数不相等时此时必须对存储芯片扩位增加存储字长使其数据位数与CPU的数据线数相等 8Kx1位芯片说明 1根数据线D0 13根数据线A0~A12 片选线 CS 高电平有效 收到1工作收到 0 不工作 读写控制线 WE 高电平有效 位扩展 4.2 主存容量扩展-字扩展 增加存储器芯片中字的数量位数不变 方案1 当两个芯片CS同为1时无法进行正常读写两位存储器芯片可能冲突 方案2使用地址线控制片选信号 方案3使用非门控制片选信号 译码器 译码器左边101对应5A低位C高位则右边Y5置1 片选信号区分芯片地址范围 A13A14为00时译码器对应0号线有效其余皆无效选中0号芯片 地址范围000…00~00,1…11A13A14为01时译码器对应1号线有效其余皆无效选中1号芯片 地址范围010…00~01,1…11A13A14为10时译码器对应0号线有效其余皆无效选中2号芯片 地址范围100…00~10,1…11A13A14为11时译码器对应0号线有效其余皆无效选中3号芯片 地址范围110…00~11,1…11 特殊情况 A13A15为00时译码器对应0号线有效其余皆无效选中0号芯片 A14不用管取0取1无影响 4.3 主存容量扩展-字位同时扩展 用8片16Kx4位的芯片组成64Kx8位的存储器 每两片构成一组16Kx8位的存储器位扩展4组构成64Kx8位存储器字扩展地址线 A15A14经 2/4译码器得到4个片选信号A15A1400时输出端0有效选中第一组芯片①②A15A1401时输出端1有效选中第二组芯片③④ 4.4 字位扩展实例 解题步骤 数据线CPU数据线8根→存储器位数应扩展为8位如果没有8位的芯片应选择低位扩展到8位 地址线首先确定内存空间的分配 67FFH-6000H17FFH1800H 表示800H地址空间内有2K个存储单元每个存储单元8位则存储容量2KB6BFFH-6800H13FFH1400HB1111-83 分析地址线如何跟CPU之间进行连接把地址空间写成二进制形式 总的地址线16根而ROM 11根RAM 10根把低地址位位直接相连剩下的高位作为选片信号 3/8译码器在剩下的地址位中选三位做片选信号选取原则以低位占用最多的存储为准向它高位选三位用此三位做3/8译码器的输入。即100时选中ROM101选中RAM剩下的01做译码器使能端使能端刚好需要一个1和0最后的一个端口连MREQ决定译码器是否工作。而MREQ是低电平有效只能连0不可以连1是译码器开关 说明 低10位 A0~A9直接连到每一块存储器芯片 ROM需要11位地址线。把A10直接连到ROM CBA 刚好直接用100对应Y4连到ROM ROM 不仅要求 CBA 101 对应Y5还要求第10位地址必须是0才可以选通 A100 表示A10经过一个非得1Y5非为0经过一个非得1将两个1与一下即得RAM的选通信号非作用就是低电平有效 A14A151 0 充当译码器使能端信号A14连上1A15连上0 MREQ 是低电平有效接最后一个使能端 数据线 ROM 8 位直接连CPU数据线 RAM 经过扩展了一个连低四位另外一个连高四位 最后读写控制线WR的连接只有RAM需要直接连接CPU的读写控制线ROM读写控制线是一个静态状态直接给一个固定信号题意要求低电平有效所以可以直接连接地面。 5 双口RAM多模块存储器 为了提高CPU访问存储器的工作速度 5.1 双端口RAM 双口RAM空间上并行当两个端口地址不相同时在两个端口上读写一定不会冲突 两个端口对同一主存操作有以下4种情况 两个端口不同时对同一地址单元存取数据。没有问题两个端口同时对同一地址单元读出数据。没有问题两个端口同时对同一地址单元写入数据。可能写入错误两个端口同时对同一地址单元一个写入数据另一个读出数据。可能读出错误 解决方法置“忙”信号为0由判断逻辑决定暂时关闭一个端口即被延时未被关闭的端口正常访问被关闭的端口延长一个很短的时间段后再访问。 5.2 多模块存储器
5.2.1 单体多字存储器和多体并行存储器 5.2.2 多体并行存储器工作模式
多体并行存储器工作模式依赖于地址的设置方式 高位交叉编址的多体存储器体号在前体内地址在后地址的高位决定现在访问的是哪个体低位决定访问体内的哪一块单元 低位交叉编址的多体存储器体号在后体内地址在前地址的低位决定现在访问的是哪个体高位决定访问体内的哪一块单元 高位交叉编址的多体存储器由上往下编每个存储体地址的高位一致对应存储体下标如00对应M0 低位交叉编址的多体存储器由左往右编每个存储体地址的低位一致对应存储体下标如01对应M1 5.2.3 流水线 微观计算题 模块数m4存储周期为T字长W数据总线宽度为w总线传输周期为r连续存取n个字求交叉存储器的带宽。 上面题目对应有m个存储体存储周期为T字长W每隔r时间启动下一个存储体连续存取n个字求存储器的存取速率。 宏观概念题 一个存储周期内交叉存储器可以提供的数据量为单个模块的m倍。
